03 软件显式 Bank 冲突消除与高并行读写

1. 多 Bank 并行架构设计

为了支撑脉动阵列每周期读取数十个字节的操作数，SRAM 被划分为多个独立读写端口的 Bank（如 16~64 Bank）： - 静态无冲突编排：编译器根据张量切分步长，在离线阶段计算出每个数据的存储地址，确保同一周期内脉动阵列读取的地址均匀散落在不同 Bank，实现完全硬件零冲突（Zero-Conflict）的高吞吐读取。